Diseño, implementación y validación de un núcleo de procesador basado en el conjunto de instrucción RISC-V

Abstract

Este trabajo presenta el proceso de desarrollo de un núcleo de procesador basado en el conjunto de instrucción RISC-V. El núcleo Core101 fue desarrollado para soportar el conjunto de instrucción RISC-V en su especificación RV32I. Core101 presenta un pipeline de seis etapas e incluye optimizaciones como lo son un predictor dinámico de ramas y adelantamiento de datos. Adicionalmente se tiene que este núcleo fue desplegado en una tarjeta de desarrollo FPGA.

This work presents de development methodology for a processor core bases on the RISC-V instruction set. Core101 was developed to support the RISC-V instruction set on its RV32I specification. Core101 presents a six-stage pipeline and includes optimizations such as a dynamic branch predictor and data forwarding. Core101 was also deployed on a FPGA development board.